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网站推广的方案设计怎么写,企业网站的网络营销功能,长春市住房和城乡建设局网站,深圳问答营销一、DDR设计之硬件设计 1.DDR硬件设计是T型结构还是非T型结构#xff0c;直接关系到DDR能够跑的最高速率 2.DDR核电1.5v/1.8v/2.0v选择很重要#xff0c;关系到DDR速率是否能够跑高二、MIG复位 1.mig核的init_cmpl概率性性起不来#xff0c;需要在逻辑中设计一个复位#x…一、DDR设计之硬件设计1.DDR硬件设计是T型结构还是非T型结构直接关系到DDR能够跑的最高速率2.DDR核电1.5v/1.8v/2.0v选择很重要关系到DDR速率是否能够跑高二、MIG复位1.mig核的init_cmpl概率性性起不来需要在逻辑中设计一个复位上电后对mig进行复位三、MIG仲裁1.读优先/写优先/round-robin选择2.自己设计的代码要选择读优先/写优先不要试用rond-robin自己设计容易出坑3.如果使用官方的demo一般使用round-robin4.很多人由于自己设计的读写ddr模块存在缺陷使用round-robin容易让读写乱套造成读FIFO溢出或者写FIFO溢出使用读优先或者写优先比较合适四、多路总线访问DDR1.使用axi interconnect的时候多路访问要使用512 packet fifo深度2.尽量不要axi interconnect做多个时钟域的转换时钟域转换可以在interconnect前面使用clock_convert模块较好之前interconnect使用很多个时钟有出现过概率性packet_fifo溢出的问题五、AXI-MM访问4K边界1.PL的DDR没有4K边界这个限制PS的DDR有这个限制这个是由于操作系统page分页的历史原因六、burst访问1.burst访问和outstanding访问联合可以提高效率但是outstanding尽量少用因为会长时间独占通道造成其他通道饿死七、ddr乱序访问1.DDR乱序访问效率很低如果需要乱序访问建议使用SDRAM八、DDR概率性误码1.DDR硬件设计之过孔问题造成DDR压测出现误码